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[IT뉴스][AI칩 지정학] ⑥ "HBM은 거들 뿐···" 딥시크 V4, 화웨이 링코어 속으로

온카뱅크관리자

2026-04-05 17:07:31

<div id="layerTranslateNotice" style="display:none;"></div> 무리한 적층 없이 돌아가는 ‘지능 자립’ 화웨이 생태계 하나로 ‘연산 주권’ 구축 CXMT·JCET 총동원, 공급망 내재화 성능은 열세지만 ‘끊기지 않는 칩’ 구현 
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 <img alt="구글 제미나이 나노바나나 2가 제작한 이미지" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/05/552814-8XPEppr/20260405170008815borv.jpg" data-org-width="1080" dmcf-mid="KlVQEfGhcq" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/05/552814-8XPEppr/20260405170008815borv.jpg" width="658">
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 구글 제미나이 나노바나나 2가 제작한 이미지
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 # 엔비디아와의 후반전, 남은 시간 2초. 스코어는 77:78. SK하이닉스 행을 포기하고 화웨이에 합류한 에이스 서태웅은 공중에 떠 있다. 신현철과 정우성이 동시에 블록 점프. 팔 사이로 보이는 건 오른쪽 45도. 하필 거기 서 있는 건 딥시크 V4.
 서태웅에게 생각이 스쳤다. "이 녀석한테? 저장성 출신 풋내기에게? 내가?" 하지만 시간은 없다. 슛 각도는 없다. 패스 외엔 방법이 없다. 딥시크는 말없이 서 있다. "1조 개의 파라미터… 하지만 지금 내게 필요한 건 370억 개뿐."
 마지못해 서태웅이 공을 튕겨 보낸다. 어쩔 수 없이. 딥시크의 오른손이 공을 받는다. "HBM은 강바닥. 대역폭은 1.4TB/s면 충분해." 왼손이 살짝 얹히고 힘을 뺀다. 간섭하지 않는다. "더 많은 저장이 아니라, 더 정밀한 흐름." MoE(Mixture of Experts)의 원리다.
 공이 손에 닿는 순간 — "잉그램(Engram) 조건부 메모리 가동." 100만 토큰의 컨텍스트가 한순간에 정렬된다. 링의 위치, 바람의 속도, 수비수의 체공 시간. 모든 변수가 기억의 잔향(η)으로 수렴하며 점프. 팔꿈치는 안으로. 손목은 부드럽게. 공이 손을 떠나 포물선을 그리며 링 안으로 빨려 들어간다. SWE-bench 80%+, Needle-in-a-Haystack 97%라는 추론의 정석을 보여준 딥시크의 한마디— "HBM은… 거들 뿐."
 화웨이가 인공지능(AI) 반도체의 마지막 퍼즐로 꼽히던 고대역폭메모리(HBM)까지 자체 생태계로 끌어들이고 있다. 설계부터 생산, 패키징까지 전 과정을 중국 내 공급망으로 재구성하는 모습이다.
 5일 여성경제신문 취재를 종합하면 현재 화웨이 어센드(Ascend) 계열에 적용되는 HBM은 CXMT를 중심으로 한 공급망에서 생산된다. DRAM 설계와 웨이퍼는 CXMT가 담당하고, 일부 생산은 합비정합(合肥晶合)을 통한 위탁 방식으로 보완된다. 이후 TSV 공정과 패키징은 통푸전자, JCET, SJ Semi 등이 맡는다. 최종 파운드리 공정은 화웨이가 직접 수행하는 구조다.
 중국 내 공급망의 본질은 특정 기업이 아니라 '분산된 내수 생태계'다. 미국 제재로 일부 공정이나 장비가 차단되더라도, 생산·패키징·조립이 서로 대체 가능한 형태로 설계돼 전체 시스템이 멈추지 않도록 짜여 있다.
 기술적 성능만 보면 엔비디아와의 격차는 분명하다. 화웨이 자체 HBM(HiBL 1.0)은 약 1.4~1.6TB/s 수준으로, NVIDIA H100(3.3TB/s 이상) 대비 절반 수준이다. 차세대 HiZQ 2.0이 4TB/s를 목표로 하지만, 인터포저와 패키징 완성도에서는 TSMC의 CoWoS 대비 열세라는 평가가 지배적이다.
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 다만 이 비교는 기준 자체가 다르다. 화웨이가 만드는 것은 '최고 성능 HBM'이 아니라 '공급이 끊기지 않는 HBM'이다. 외부 의존 구조에서는 공급 단절 순간 성능이 0이 되지만, 내재화된 구조에서는 성능이 낮아도 시스템은 유지된다. 실제로 CXMT는 '핵심 기술 자체 개발 + 일부 생산 위탁' 구조를 병행하며 리스크를 분산하고 있다. 장비 역시 나우라(NAURA) 등 중국 장비 기업으로 대체가 진행되며 EUV를 제외한 주요 공정은 상당 부분 내수화된 상태다.
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 <img alt="화웨이 공단을 상공에서 바라본 모습 / 화웨이" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/05/552814-8XPEppr/20260405170010168ylna.jpg" data-org-width="1080" dmcf-mid="9C8dsQ1yjz" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/05/552814-8XPEppr/20260405170010168ylna.jpg" width="658">
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 화웨이 공단을 상공에서 바라본 모습 / 화웨이
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 공급망 구조는 이렇다. HBM은 20nm급 DRAM을 기반으로 하기 때문에 EUV 없이 DUV 공정으로도 생산이 가능하다. 실제로 마이크론 테크놀로지는 EUV 없이 1β 노드까지 DRAM을 양산한 바 있다. EUV 없이도 HBM3 수준까지는 구현이 가능하다는 점을 전제로, 공정 난도를 낮추는 대신 공급망을 끊기지 않게 설계한 구조다.
 물론 한계도 여전하다. DUV 기반 공정은 공정 단계 증가로 수율과 비용에서 불리하고, 1γ 이하로 내려가는 HBM3E·HBM4 구간에서는 EUV 의존도가 급격히 높아지기 때문에 현재 방식으로는 장기적인 확장에 제약이 따른다. 이 선택은 메모리의 역할 변화와 맞물려 있다.
 인공지능 시스템에서 HBM은 데이터를 저장하는 장치가 아닌 GPU와 패키징 사이에서 연산 흐름을 유지하는 구성요소로 기능한다. 이 기준에서 보면 화웨이의 방향은 명확하다. 최고 대역폭 확보를 추구하기보다, 제한된 대역폭 안에서도 연산이 끊기지 않도록 구조를 설계하는 쪽이다.
 공급 끊기지 않는 칩, 화웨이식 해법 CUDA 넘어 생태계까지 자립 시도
 결국 중국의 AI 전략은 경쟁 축을 주도적으로 선택하겠다는 의지로 읽힌다. EUV 기반 초미세 공정 경쟁을 정면으로 추격하기보다, DUV 기반 HBM3 수준에서 멈춘 뒤 그 위에서 데이터 흐름과 시스템 구조를 최적화하는 방식이다.
 딥시크 V4는 총 파라미터 1조 개(1T)에 달하는 거대 모델임에도 불구하고 실제 연산 시에는 370억 개(37B)만을 활성화하는 전문가 혼합(MoE) 구조를 채택했다. 이는 HBM 대역폭이 엔비디아의 절반 수준에 불과한 화웨이 칩 환경에서도 연산을 유지할 수 있게 만드는 핵심 기술이다.
 특히 100만 토큰에 달하는 방대한 데이터를 처리하면서도 정밀도를 잃지 않는 '잉그램(Engram)' 조건부 메모리 기술은, 물리적인 HBM 확장에 매달리는 대신 데이터 연산 효율을 극대화하는 '소프트웨어적 승리'를 상징한다.
 화웨이는 소프트웨어 생태계에서도 대응에 성공했다는 평가를 받는다. 엔비디아가 CUDA를 중심으로 사실상 표준을 장악한 것과 달리, 화웨이는 CANN(Compute Architecture for Neural Networks)을 기반으로 자체 컴퓨팅 스택을 구축했다. 초기에는 호환성과 개발 생태계에서 열세였지만, 최근에는 프레임워크 변환 계층과 자동 최적화 도구를 통해 기존 CUDA 기반 모델을 비교적 낮은 비용으로 이식할 수 있는 수준까지 끌어올렸다.
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 즉 '더 빠르게 만드는 경쟁'에서 '덜 의존해도 유지되는 구조 경쟁'으로의 이동이다. 인공지능 구조분석 전문가는 여성경제신문에 "HBM을 고도화해 더 높은 대역폭을 확보할 것인가, 아니면 상대적으로 낮은 사양에서도 시스템을 유지할 것인가라는 선택지 가운데 후자를 중심에 두고 설계를 다시 짠 것"이라고 설명했다.
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 <img alt="화웨이 어샌드 칩 개발 로드맵 / 화웨이" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/05/552814-8XPEppr/20260405170011434mteu.jpg" data-org-width="580" dmcf-mid="VyFqJpsAAu" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/05/552814-8XPEppr/20260405170011434mteu.jpg" width="658">
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 화웨이 어샌드 칩 개발 로드맵 / 화웨이
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 ☞링 코어(Ring Core)는 칩 내부의 코어와 메모리를 하나의 고리로 연결하는 데이터 경로다. 데이터가 특정 지점에 쌓이지 않고 순환하며 필요한 연산 유닛으로 즉시 전달된다. 병목을 줄이는 것이 아니라, 병목 자체를 만들지 않는 구조다.
 ☞링 어텐션(Ring Attention)이 여기에 결합된다. 컨텍스트를 한 번에 메모리에 쌓아두는 대신, 토큰을 순환시키며 필요한 부분만 순차적으로 참조하는 방식이다. 대역폭을 넓히는 대신 흐름을 설계해 메모리 부담을 줄인다. 즉, "많이 저장"이 아니라 "흐르게 만든다"는 접근이다.
 ☞리오더링(Reordering) 역시 함께 돌아간다. 연산 순서를 물리적 배치가 아닌 효율 기준으로 재배열해, 데이터 이동 거리와 충돌을 최소화한다. 어떤 연산을 먼저 처리하고 어떤 경로로 보낼지를 실시간으로 재조정하면서 전체 파이프라인을 끊김 없이 유지한다.
 이 세 구조는 하나로 작동한다. 링 코어가 길을 만들고, 링 어텐션이 흐름을 줄이며, 리오더링이 순서를 다시 짠다. 그 결과 HBM 대역폭이 부족한 환경에서도 데이터는 막히지 않고 순환한다. 딥시크 V4가 1조 개 파라미터를 갖고도 실제 연산은 370억 개만으로 유지되는 이유다.
 여성경제신문 이상헌 기자 liberty@seoulmedia.co.kr
 *여성경제신문 기사는 기자 혹은 외부 필자가 작성 후 AI를 이용해 교정교열하고 문장을 다듬었음을 밝힙니다. 기사에 포함된 이미지 중 AI로 생성한 이미지는 사진 캡션에 밝혀두었습니다.
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